Počet záznamů: 1
Analysis of Execution Efficiency in the Microthreaded Processor UTLEON3
- 1.
SYSNO ASEP 0357150 Druh ASEP C - Konferenční příspěvek (mezinárodní konf.) Zařazení RIV D - Článek ve sborníku Název Analysis of Execution Efficiency in the Microthreaded Processor UTLEON3 Tvůrce(i) Sýkora, Jaroslav (UTIA-B)
Kafka, Leoš (UTIA-B)
Daněk, Martin (UTIA-B)
Kohout, Lukáš (UTIA-B) RIDZdroj.dok. Architecture of Computing Systems - ARCS 2011. - Berlin : Springer-Verlag Berlin Heidelberg, 2011 / Berekovic Mladen - ISSN 0302-9743 - ISBN 978-3-642-19136-7 Rozsah stran s. 110-121 Poč.str. 12 s. Akce ARCS 2011. International Conference on Architecture of computing systems /24./ Datum konání 24.02.2011-25.02.2011 Místo konání Camo Země IT - Itálie Typ akce WRD Jazyk dok. eng - angličtina Země vyd. IT - Itálie Klíč. slova Processor architectures ; Multi-threading Vědní obor RIV JC - Počítačový hardware a software CEP 7E08013 GA MŠMT - Ministerstvo školství, mládeže a tělovýchovy CEZ AV0Z10750506 - UTIA-B (2005-2011) UT WOS 000296828800010 EID SCOPUS 79952036320 DOI 10.1007/978-3-642-19137-4_10 Anotace We analyse an impact of long-latency instructions, the family blocksize parameter, and the thread switch modifier on execution efficiency of families of threads in a single-core configuration of the UTLEON3 processor that implements the SVP microthreading model. The analysis is supported by code execution in an FPGA implementation of the processor. The conclusions drawn in this paper can be used to optimize code compilation for the microthreaded processor. As the compiler specifies the blocksize parameter for each family of threads individually, it can optimize the register file utilization of the processor. Pracoviště Ústav teorie informace a automatizace Kontakt Markéta Votavová, votavova@utia.cas.cz, Tel.: 266 052 201. Rok sběru 2011
Počet záznamů: 1