Výsledky vyhledávání
- 1.0042476 - ÚTIA 2010 RIV CA eng C - Konferenční příspěvek (zahraniční konf.)
Tichý, Milan - Schier, Jan - Gregg, D.
FPGA Implementation of Adaptive Filters based on GSFAP using Log Arithmetic.
[FPGA implementace adaptivních filtrů založených na GSFAP s využitím logaritmické aritmetiky.]
Proceedings of The 2006 IEEE Workshop on Signal Processing Systems Design and Implementation. Calgary: IEEE Signal Processing Society, 2006 - (Badawy, W.; Boumaiza, S.), s. 342-347. ISBN 978-1-4244-0382-0; ISBN 1-4244-0383-9. ISSN 1520-6130.
[IEEE Workshop on Signal Processing Systems Design and Implementation. 2006. Banff (CA), 02.10.2006-04.10.2006]
Grant ostatní: FP6 Marie Curie Intra European Fellowship(BE) MEIF-CT-2003-502085
Výzkumný záměr: CEZ:AV0Z10750506
Klíčová slova: adaptive filter * DSP * affine projection * logarithmic arithmetic * FPGA
Kód oboru RIV: JC - Počítačový hardware a software
Trvalý link: http://hdl.handle.net/11104/0003664 - 2.0041103 - ÚTIA 2007 RIV DE eng C - Konferenční příspěvek (zahraniční konf.)
Tichý, Milan - Schier, Jan - Gregg, D.
Efficient Floating-Point Implementation of High-Order (N)LMS Adaptive Filters in FPGA.
[Efektivní implementace (N)LMS filtrů s vysokým řádem v plovoucí řádové čárce na FPGA.]
Reconfigurable Computing: Architecures and Applications. Proceedings of the Second International Workshop ARC. Berlin: Springer, 2006 - (Bertels, K.; Cardoso, J.; Vassiliadis, S.), s. 311-316. ISBN 3-540-36708-X. ISSN 0302-9743.
[The Second International Workshop on Reconfigurable Computing ARC 2006. Delft (NL), 01.03.2006-03.03.2006]
Grant CEP: GA MŠMT 1M0567
Grant ostatní: FP6 EU(BE) MEIF-CT-2003-502085
Výzkumný záměr: CEZ:AV0Z10750506
Klíčová slova: DSP * adaptive filter * logarithmic arithmetic * FPGA
Kód oboru RIV: JC - Počítačový hardware a software
Trvalý link: http://hdl.handle.net/11104/0134679 - 3.0040524 - ÚTIA 2007 RIV ES eng C - Konferenční příspěvek (zahraniční konf.)
Ozer, E. - Tichý, Milan - Gregg, D.
Automatic customization of embedded applications for enhanced performance and reduced power using optimizing compiler techniques.
[Automatický překlad vlnořených aplikací za účelem zvýšení výkonu a snížení spotřeby pomocí technik optimalizujících překladačů.]
Proceedings of the 12th Workshop on Compilers for Parallel Computers. CPC 2006. A Coruňa: Tórculo Artez Gráfitias, 2006 - (Arenaz, M.; Doallo, R.; Fraguela, B.), s. 16-27. ISBN 54-609-8459-1.
[Workshop on Compilers for Parallel Computers. CPC 2006. /12./. A Coruňa (ES), 09.01.2006-11.01.2006]
Grant ostatní: Commission EC:(XE) MEIF-CT-2003-502085
Výzkumný záměr: CEZ:AV0Z10750506
Klíčová slova: optimizing compilers * embedded systems * FPGA
Kód oboru RIV: JC - Počítačový hardware a software
Trvalý link: http://hdl.handle.net/11104/0134231