Výsledky vyhledávání

0507782 - ÚTIA 2020 RIV CZ eng L - Prototyp, funkční vzorek
Pohl, Zdeněk - Kohout, Lukáš - Kadlec, Jiří
Stereo Demo.
Interní kód: FitOptiVis Stereo Demo ; 2018
Technické parametry: Demonstrace zpracování Stereo videa ze dvou Vita 2000 video sensorů s rozlišením 1920x1080p60. Sloučený synchronizovaný video signál s pravým a levým obrazem vedle sebe s rozlišením 3840x1080p30 (2x Full HD, half FPS), který je odesílán po HDMI 1.4 rozhranní. Demonstrátor dále provádí odhad vzdálenosti předmětů ze stereo video vstupu v reálném čase. Odhad provádí pomocí HW akcelerované verze “stereoPipeline” algoritmu z xfOpenCV C++ knihovny.
Ekonomické parametry: Kalibrace pomocí obrazce s šachovnicí se zobrazením detekovaného obrazce. Výpočet zkreslení daného vlastnostmi video sensorů a použité optiky. Konverze stereo video vstupu kompenzující detekované zkreslení před vlastním odhad vzdálenosti předmětů ze stereo video vstupu v reálném čase. Odhad provádí pomocí HW akcelerované verze “stereoPipeline” algoritmu z xfOpenCV C++ knihovny. Akcelerace do HW využívá Xilinx SDSoC překladač pro převod C++ algoritmu do programovatelné logiky obvodu Zynq.
Grant CEP: GA MŠMT 8A18013
Institucionální podpora: RVO:67985556
Klíčová slova: video processing * HW acceleration * Zynq * SDSoC
Obor OECD: Computer hardware and architecture
http://sp.utia.cz/index.php?ids=results&id=stereo-demo
Trvalý link: http://hdl.handle.net/11104/0298852

0496948 - ÚTIA 2019 RIV CZ eng L - Prototyp, funkční vzorek
Kadlec, Jiří - Pohl, Zdeněk - Kohout, Lukáš
Compact Zynq System 2017.4 with SW-defined Floating-Point 8xSIMD EdkDSP Accelerator.
Interní kód: TE0720_EdkDSP_2017_4_productive40 ; 2018
Technické parametry: Demonstrátor umožňuje akceleraci výpočtu pomocí EdkDSP akcelerátoru v obvodu Zynq ZC0720-2I, ZC0720-1Q nebo ZC0720-14s na základových deskách TE0703-5 nebo TE0706-2. Překladač pro EdkDSP akcelerátor je implementován jako uživatelská aplikace běžící na procesoru ARM přímo v obvodu Zynq. Demonstrátor podporuje také akceleraci výpočtů pomocí HW akcelerátorů generovaných Xilinx překladačem SDSoC 2017.4 z C/C++ funkcí.
Ekonomické parametry: Demonstrátor na modulech Zynq ZC0720-2I, ZC0720-1Q nebo ZC0720-14s na základových deskách TE0703-5 nebo TE0706-2 podporuje také akceleraci výpočtů pomocí HW akcelerátorů generovaných Xilinx překladačem SDSoC 2017.4 z C/C++ funkcí. Paralelně lze provádět rekonfigurovatelné výpočty v plovoucí řádové čárce na akcelerátoru EdkDSP. Vzhledem k tomu, že překladač pro EdkDSP akcelerátor je implementován jako uživatelská aplikace procesoru ARM přímo v obvodu Zynq, lze adaptovat HW akcelerátor za běhu aplikace, a to ze zdrojového C kódu.
GRANT EU: European Commission 737459
Zdroj financování: R - rámcový projekt EK
Klíčová slova: SDSoC system level compiler * embedded C compiler * HW acceleration * programmable logic array
Obor OECD: Computer hardware and architecture
http://sp.utia.cz/index.php?ids=results&id=TE0720_EdkDSP_2017_4_productive40
Trvalý link: http://hdl.handle.net/11104/0289572

0487429 - ÚTIA 2018 RIV CZ eng L - Prototyp, funkční vzorek
Kadlec, Jiří - Pohl, Zdeněk - Kohout, Lukáš
SW Defined Floating Point 8xSIMD EdkDSP IP Serving for Adaptive Noise Cancellation.
Interní kód: t20i2m4_things2do ; 2018
Technické parametry: Demonstrátor umožňuje akceleraci výpočtu pomocí EdkDSP akcelerátoru v obvodu Zynq ZC7020-2I. Překladač pro EdkDSP akcelerátor je implementován jako uživatelská aplikace běžící na procesoru ARM přímo v obvodu Zynq. Demonstrátor podporuje také akceleraci výpočtů pomocí HW akcelerátorů generovaných Xilinx překladačem SDSoC z C/C++ funkcí.
Ekonomické parametry: Demonstrátor podporuje také akceleraci výpočtů pomocí HW akcelerátorů generovaných Xilinx překladačem SDSoC z C/C++ funkcí. Paralelně lze provádět rekonfigurovatelné výpočty v plovoucí řádové čárce na akcelerátoru EdkDSP. Vzhledem k tomu, že překladač pro EdkDSP akcelerátor je implementován jako uživatelská aplikace procesoru ARM přímo v obvodu Zynq, lze adaptovat HW akcelerátor za běhu aplikace, a to ze zdrojového C kódu.
Grant CEP: GA MŠMT(BE) 7H14007
Klíčová slova: SDSoC system level compiler * HW acceleration * programmable logic array
Obor OECD: Computer hardware and architecture
http://sp.utia.cz/index.php?ids=results&id=t20i2m4_things2do
Trvalý link: http://hdl.handle.net/11104/0282554