Vytisknout
0471580 - ÚTIA 2018 RIV CZ eng L - Prototyp, funkční vzorek
Kadlec, Jiří - Pohl, Zdeněk - Kohout, Lukáš
Full HD Video Processing in HW with three EdkDSP 8xSIMD Accelerators for TE0715-30-1 SoM on EMC2-DP-V2 Carrier.
Interní kód: s30i1hm4 ; 2017
Technické parametry: Demonstrátor umožňuje zpracovávat video signál z Full HD vstupu s rozlišením 1920x1080p60 v obvodu Zynq ZC7030-1I s výstupem na Full HD HDMI monitor na průmyslové kartě ve standardu PC104. Zpracování video signálu pracuje paralelně s třemi rekonfigurovatelnými akcelerátory výpočtu v plovoucí řádové čárce (8xSIMD) EdkDSP.
Ekonomické parametry: Vstupem je Full HD barevný video signál. Je zpracováván pomocí HW akcelerátorů pro kartu standardu PC 104. Je implementován akcelerátor detekce hran ve video signálu a detekce pohybu v reálném čase s rozlišením 1920x1080p60 s výstupem na Full HD monitor. Zpracování video signálu pracuje paralelně s třemi rekonfigurovatelnými akcelerátory výpočtu v plovoucí řádové čárce (8xSIMD) EdkDSP. Je dosaženo až 35ti násobného zrychlení oproti optimalizovanému SW na procesoru ARM.
Grant CEP: GA MŠMT(BE) 7H14005
Klíčová slova: HW accelerators * video processing * Zynq System-on-Module * PC 104 standard
Obor OECD: Computer hardware and architecture
http://sp.utia.cz/index.php?ids=results&id=s30i1hm4
Trvalý link: http://hdl.handle.net/11104/0270854
Kadlec, Jiří - Pohl, Zdeněk - Kohout, Lukáš
Full HD Video Processing in HW with three EdkDSP 8xSIMD Accelerators for TE0715-30-1 SoM on EMC2-DP-V2 Carrier.
Interní kód: s30i1hm4 ; 2017
Technické parametry: Demonstrátor umožňuje zpracovávat video signál z Full HD vstupu s rozlišením 1920x1080p60 v obvodu Zynq ZC7030-1I s výstupem na Full HD HDMI monitor na průmyslové kartě ve standardu PC104. Zpracování video signálu pracuje paralelně s třemi rekonfigurovatelnými akcelerátory výpočtu v plovoucí řádové čárce (8xSIMD) EdkDSP.
Ekonomické parametry: Vstupem je Full HD barevný video signál. Je zpracováván pomocí HW akcelerátorů pro kartu standardu PC 104. Je implementován akcelerátor detekce hran ve video signálu a detekce pohybu v reálném čase s rozlišením 1920x1080p60 s výstupem na Full HD monitor. Zpracování video signálu pracuje paralelně s třemi rekonfigurovatelnými akcelerátory výpočtu v plovoucí řádové čárce (8xSIMD) EdkDSP. Je dosaženo až 35ti násobného zrychlení oproti optimalizovanému SW na procesoru ARM.
Grant CEP: GA MŠMT(BE) 7H14005
Klíčová slova: HW accelerators * video processing * Zynq System-on-Module * PC 104 standard
Obor OECD: Computer hardware and architecture
http://sp.utia.cz/index.php?ids=results&id=s30i1hm4
Trvalý link: http://hdl.handle.net/11104/0270854