Počet záznamů: 1
Částečná dynamická rekonfigurace na FPGA obvodech firmy XILINX
- 1.
SYSNO ASEP 0079825 Druh ASEP E - Elektronický dokument Zařazení RIV A - Prezentace v oblasti VaV (AV tvorba, elektronické dokumenty tj. dokumenty vydané pouze ve formě čitelné prostřednictvím počítače (např. dokumenty vydané pouze na CD),dokumenty dostupné pouze prostřednictvím Internetu, WEB prezentace) Název Částečná dynamická rekonfigurace na FPGA obvodech firmy XILINX Překlad názvu Partial Dynamic Reconfiguration in Xilinx FPGA Circuits Tvůrce(i) Kohout, Lukáš (UTIA-B) RID Vyd. údaje Praha: ÚTIA AV ČR, 2007 Forma vydání CD ROM - CD ROM Jazyk dok. cze - čeština Země vyd. CZ - Česká republika Klíč. slova FPGA ; dynamic reconfiguration ; Virtex II Vědní obor RIV JC - Počítačový hardware a software CEP 1M0567 GA MŠMT - Ministerstvo školství, mládeže a tělovýchovy CEZ AV0Z10750506 - UTIA-B (2005-2011) Anotace Obsahem tohoto dokumentu je popis aplikace využívající částečné dynamické rekonfigurace na obvodech FPGA firmy Xilinx. Implementován je FIR filtr na ML402 desce firmy Xilinx. Překlad anotace This application note describes the use of the partial dynamic reconfiguration in Xilinx FPGA circuits. The FIR filter is implemented in Xilinx ML402 evaluation platform. Pracoviště Ústav teorie informace a automatizace Kontakt Markéta Votavová, votavova@utia.cas.cz, Tel.: 266 052 201. Rok sběru 2007
Počet záznamů: 1