Počet záznamů: 1  

Phase locked loops (PPL) design

  1. 1.
    SYSNO ASEP0303672
    Druh ASEPC - Konferenční příspěvek (mezinárodní konf.)
    Zařazení RIVD - Článek ve sborníku
    NázevPhase locked loops (PPL) design
    Tvůrce(i) Kroupa, Věnceslav František (URE-Y)
    Štursa, Jarmil (URE-Y)
    Vyd. údajePlzeň: Vydavatelství Západočeské univerzity, 2000
    ISBN80-7082-650-9
    Zdroj.dok.Aplikovaná elektronika'2000. Sborník referátů mezinárodní konference / Pinker J.
    Rozsah strans. 99-102
    Poč.str.4 s.
    AkceAplikovaná elektronika'2000
    Datum konání06.09.2000-07.09.2000
    Místo konáníPlzeň
    ZeměCZ - Česká republika
    Jazyk dok.eng - angličtina
    Země vyd.CZ - Česká republika
    Klíč. slovaphase locked loops ; frequency synthesizers ; Bode diagrams
    Vědní obor RIVJA - Elektronika a optoelektronika, elektrotechnika
    CEPGA102/00/0958 GA ČR - Grantová agentura ČR
    CEZAV0Z2067918 - URE-Y
    Překlad anotaceThe sampled and higher order systems are discussed and means for stability checking, with the computer simulation of the Bode plots, are mentioned. It is shown that computer plotting of the PLL transfer function H(s) and 1-H(s), with the assistance of the open loop gain G(s), provides many information influence about noise of different noise sources; i.e., noise of the reference oscillator, of the voltage controlled oscillator, of the phase detector and of inevitable filters.
    PracovištěÚstav fotoniky a elektroniky
    KontaktPetr Vacek, vacek@ufe.cz, Tel.: 266 773 413, 266 773 438, 266 773 488
    Rok sběru2001

Počet záznamů: 1  

Metadata v repozitáři ASEP jsou licencována pod licencí CC0.

  Tyto stránky využívají soubory cookies, které usnadňují jejich prohlížení. Další informace o tom jak používáme cookies.