Počet záznamů: 1
Lattice for FPGAs using logarithmic arithmetic
- 1.
SYSNO ASEP 0410837 Druh ASEP J - Článek v odborném periodiku Zařazení RIV J - Článek v odborném periodiku Poddruh J Ostatní články Název Lattice for FPGAs using logarithmic arithmetic Tvůrce(i) Kadlec, Jiří (UTIA-B) RID
Matoušek, Rudolf (UTIA-B)
Heřmánek, Antonín (UTIA-B)
Líčko, Miroslav (UTIA-B)
Tichý, Milan (UTIA-B)Zdroj.dok. Electronic Engineering - ISSN 0013-4902
Roč. 74, č. 906 (2002), s. 53-56Poč.str. 4 s. Jazyk dok. eng - angličtina Země vyd. GB - Velká Británie Klíč. slova lattice Rls algorithm ; FPGA ; logarithmic arithmetic Vědní obor RIV JC - Počítačový hardware a software CEZ AV0Z1075907 - UTIA-B Anotace Presented here are implementations of a complete RLS Lattice cores for Virtex. Their computational parallelism and ease of pipelining lead to easy mapping on FPGA. Internally, the computations are based on 32bit or 20bit logarithmic arithmetic (LNS). Compared are the 32bit LNS-SINGLE-ALU and 20bit LNS-QUAD-ALU versions. On Virtex XCV2000E-6, these use 27%, 54% or 40% of slices respectively and run at 50, 35 and 42 MHz on the Celoxica RC1000 board. Pracoviště Ústav teorie informace a automatizace Kontakt Markéta Votavová, votavova@utia.cas.cz, Tel.: 266 052 201.
Počet záznamů: 1