Počet záznamů: 1
RLS Lattice for Virtex FPGA using 32-bit and 20-bit Logarithmic Arithmetic
- 1.
SYSNO 0410739 Název RLS Lattice for Virtex FPGA using 32-bit and 20-bit Logarithmic Arithmetic Tvůrce(i) Kadlec, Jiří (UTIA-B) RID
Albu, F. (IE)
Softley, Ch. (GB)
Matoušek, Rudolf (UTIA-B)
Heřmánek, Antonín (UTIA-B)Vyd. údaje Praha: ÚTIA AV ČR, 2001 Edice Research Report , 2036 Druh dok. Výzkumná zpráva Grant HSLA 33544, XE - země EU LN00B096 GA MŠMT - Ministerstvo školství, mládeže a tělovýchovy CEZ 1075907 Jazyk dok. eng Země vyd. CZ Klíč.slova digital signal processing * logaritmic arithmetic * embedded compilation Trvalý link http://hdl.handle.net/11104/0130827
Počet záznamů: 1