Dynamic reconfiguration in FPGA-based SoC designs

0411372 - UTIA-B 20050102 RIV BE eng C - Konferenční příspěvek (zahraniční konf.)
Bartosinski, Roman - Daněk, Martin - Honzík, Petr - Matoušek, Rudolf
Dynamic reconfiguration in FPGA-based SoC designs.
[Dynamická rekonfigurace v SoC návrhu s obvody FPGA. Dynamická rekonfigurace v SoC návrhu s obvody FPGA.]
Ghent: HiPEAC Network of Excellence, 2005. ISBN 90-382-0802-2. In: ACACES 2005. Advanced Computer Architecture and Compilation for Embedded Systems. - (Bosschere, K.), s. 35-38
[ACACES 2005. L'Aquila (IT), 26.07.2005]
Grant CEP: GA MŠMT 1M0567
Grant ostatní: Commission EC(XE) IST-2001-34016
Výzkumný záměr: CEZ:AV0Z10750506
Klíčová slova: dynamic reconfiguration * FPGA * HW/SW codesign
Kód oboru RIV: JC - Počítačový hardware a software

This paper discusses architectural issues arising from the use of dynamic reconfiguration and shows a possible use of dynamic reconfiguration to extend and accelerate a computation performed in system-on-a-chip designs with microprocessors with fixed instruction sets. Further a sample application is discussed that uses a dynamically reconfigurable FPGA to implement different floating-point calculations in HW, reconfigured as required by the execution of the user code.

Text popisuje případ užití dynamické rekonfigurace na FPGA obvodech, ukazuje možnosti jejího využití a akcelerace výpočetního výkonu na SoC návrzích s mikroprocesorem v pevné řádové čárce. Popisovaný příklad ukazuje využití dynamické rekonfugurace jako HW akcelerátoru (výpočty v pohyblivé řádové čárce) implementovaného v FPGA a rekonfurovatelného na požadavek uživatele. Implementace je uvažována pro dva komerčně dostupné FPGA obvody, Xilinx Virtex2 a Atmel FPSLIC.
Trvalý link: http://hdl.handle.net/11104/0131454