Implementation of the Least-Squares Lattice with Order and Forgetting Factor Estimation for FPGA

0312228 - ÚTIA 2009 RIV US eng J - Článek v odborném periodiku
Pohl, Zdeněk - Tichý, Milan - Kadlec, Jiří
Implementation of the Least-Squares Lattice with Order and Forgetting Factor Estimation for FPGA.
[Implementace příčkového algoritmu nejmenších čtverců s odhadem řádu a zapomínaní pro FPGA.]
EURASIP Journal on Advances in Signal Processing. Roč. 2008, č. 2008 (2008), s. 1-11. ISSN 1687-6172
Grant CEP: GA MŠMT(CZ) 1M0567
GRANT EU: European Commission(XE) 027611 - AETHER
Program: FP6
Výzkumný záměr: CEZ:AV0Z10750506
Klíčová slova: DSP * Least-squares lattice * order estimation * exponential forgetting factor estimation * FPGA implementation * scheduling * dynamic reconfiguration * microblaze
Kód oboru RIV: IN - Informatika
Impakt faktor: 1.055, rok: 2008
http://library.utia.cas.cz/separaty/2008/ZS/pohl-tichy-kadlec-implementation%20of%20the%20least-squares%20lattice%20with%20order%20and%20forgetting%20factor%20estimation%20for%20fpga.pdf

A high performance RLS lattice filter with the esti- mation of an unknown order and forgetting factor of identified system was developed and implemented as a PCORE coprocessor for Xilinx EDK. The coproces- sor implemented in FPGA hardware can fully exploit parallelisms in the algorithm and remove load from a microprocessor. The EDK integration allows effective programming and debugging of hardware accelerated DSP applications. The RLS lattice core extended by the order and forgetting factor estimation was imple- mented using the logarithmic numbers system (LNS) arithmetic. An optimal mapping of the RLS lattice onto the LNS arithmetic units found by the cyclic scheduling was used. The schedule allows us to run four independent filters in parallel on one arithmetic macro set. The coprocessor containing the RLS lat- tice core is highly configurable.

Práce popisuje strukturu RLS lattice filtru rozšířeného o odhadování neznámého řádu a koeficientu exponenciálního zapomínání identifikovaného systému. Filtr byl implementován jako koprocesor pro vestavěný FPGA mikroprocesor Microblaze (Xilinx EDK). FPGA implementace umožňuje využít paralelizmy algoritmu a zaároveň přesun výpočetní zátěže z procesoru do hardware. Vlastní implementace formou koprocesoru umožňuje snadné programování a ladění hardwarově akcelerovaných DSP aplikací. Pro implementaci byla použita logaritmická aritmetika. Optimální rozvrh operací algoritmu byl nalezen iterativním rozvrhováním. Pomocí tohoto postupu byla objevena možnost implementovat 4 nezávislé parallelní filtry. Ty pak moho být v koprocesoru kofigurovány buď parallelně s odhadnováním až čtyř hypotéz o zapomínání nebo sériově zřetězeně pro zvýšení výkonu. Bylo demonstrováno, že navržený koprocesor zvýší vykon oproti procesoru 20x a zaroveň překonává 2.7x optimalizované řešení v 50MIPS SHARC DSP.
Trvalý link: http://hdl.handle.net/11104/0163345