Akcelerátor pro výpočet odezvy ADSL vedení

0093182 - ÚTIA 2008 RIV CZ cze L - Prototype, f. module
Kloub, Jan - Heřmánek, Antonín
Akcelerátor pro výpočet odezvy ADSL vedení.
[Accelerator for computation ADSL line response.]
Internal code: Akcelerátor výpočtu odezvy ADSL ; 2007
Technical parameters: 1 cd
Economic parameters: programový akcelerator
R&D Projects: GA AV ČR 1ET300750402
Institutional research plan: CEZ:AV0Z10750506
Keywords : FPGA * ADSL * Accelerator * FIR * Ethernet
Subject RIV: JC - Computer Hardware ; Software

Dokument popisuje implementaci akcelerátoru pro výpočet odezvy ADSL vedení na obvodu FPGA.

Document describes implementation of accelerator for computation ADSL line response on FPGA.
Permanent Link: http://hdl.handle.net/11104/0153293