Implementace akcelerátoru pro výpočet pro výpočet věrohodnostní funkce

0079563 - ÚTIA 2007 RIV CZ cze E - Electronic Document
Kvasnička, M. - Heřmánek, Antonín - Kuneš, Michal
Implementace akcelerátoru pro výpočet pro výpočet věrohodnostní funkce.
[Implementation of accelerator for computation of the cross ambiguity function (CAF).]
[program]. - Praha: ÚTIA AV ČR, 2007, 10,4 MB
R&D Projects: GA MŠMT(CZ) 1M0567
Institutional research plan: CEZ:AV0Z10750506
Keywords : FPGA * CAF * PCL systems
Subject RIV: JC - Computer Hardware ; Software

Jedním z klíčových problémů v pasivní keherentní lokaci (PCL) je efektivní a numericky přesný výpočet věrohodnostní funkce (CAF). Ve zprávě jsou presentovány první výsledky implementaceCAF funkce na platformě FPGA.

One of key problems in passive coherent location (PCL) is effective and accurate computation of the cross ambiguity function (CAF). This function is related to the direct signal and signals reflected from localized targets. In this work we present a development of optimal (numerically effective and sufficiently accurate) implementation of the HW architecture based on FPGA for CAF computation, which will be suitable for future real-time PCL systems.
Permanent Link: http://hdl.handle.net/11104/0144230