Počet záznamů: 1
The LD-RLS algorithm with directional forgetting implemented on a vector-like hardware accelerator
- 1.
SYSNO ASEP 0363078 Druh ASEP C - Konferenční příspěvek (mezinárodní konf.) Zařazení RIV D - Článek ve sborníku Název The LD-RLS algorithm with directional forgetting implemented on a vector-like hardware accelerator Tvůrce(i) Bartosinski, Roman (UTIA-B) Celkový počet autorů 1 Zdroj.dok. ICASSP 2011: IEEE International Conference on Acoustics, Speech, and Signal Processing. - Praha : IEEE, 2011 - ISBN 978-1-4577-0539-7 Rozsah stran s. 1657-1660 Poč.str. 4 s. Akce ICASSP 2011: IEEE International Conference on Acoustics, Speech, and Signal Processing Datum konání 22.05.2011-27.05.2011 Místo konání Praha Země CZ - Česká republika Typ akce WRD Jazyk dok. eng - angličtina Země vyd. CZ - Česká republika Klíč. slova LDU decomposition ; directional forgetting ; hardware accelerator Vědní obor RIV IN - Informatika CEP 7H10001 GA MŠMT - Ministerstvo školství, mládeže a tělovýchovy CEZ AV0Z10750506 - UTIA-B (2005-2011) UT WOS 000296062401223 DOI 10.1109/ICASSP.2011.5946817 Anotace The paper discusses an RLS algorithm based on the LDU decomposition (LD-RLS) with directional forgetting implemented on an embedded system with a vector-oriented hardware accelerator. The LD-RLS algorithm can be attractive for control applications to identify an unknown system or to track time-varying parameters. A solution of the LD-RLS algorithm directly contains the estimated parameters. It also offers a possibility to use a priori information about the identified system and its parameters. The implementation of the LD-RLS algorithm is done on an FPGA-based accelerator from a high-level abstraction. It is compared with an implementation of the same algorithm in software on the same platform. Pracoviště Ústav teorie informace a automatizace Kontakt Markéta Votavová, votavova@utia.cas.cz, Tel.: 266 052 201. Rok sběru 2012
Počet záznamů: 1