Preservation of Circuit Structure and Timing during Fault Emulation in FPGA

0091798 - ÚTIA 2008 RIV FR eng C - Konferenční příspěvek (zahraniční konf.)
Kafka, Leoš - Daněk, Martin - Novák, O.
Preservation of Circuit Structure and Timing during Fault Emulation in FPGA.
[Zachování struktury a časování obvodu při emulaci poruch pomocí FPGA.]
IP 07 IP Based Electronic System Conference & Exhibition Proceedings. Grenoble: EETimes Network, 2007 - (Saucier, G.; Nguyen, H.), s. 493-497
[IP 07 IP Based Electronic System Conference & Exhibition. Grenoble (FR), 05.12.2007-06.12.2007]
Grant CEP: GA AV ČR(CZ) 1QS108040510
Výzkumný záměr: CEZ:AV0Z10750506
Klíčová slova: Fault emulation * runtime reconfiguration * FPGA
Kód oboru RIV: JC - Počítačový hardware a software

This paper presents a technique that allows to preserve structure of a circuit according to a target technology during fault emulation in FPGA. The technique is not restricted to any target technology or FPGA emulation platform. It is compatible with fault injection techniques based both on circuit instrumentation and partial runtime reconfiguration. An extension of this technique that allows to emulate timing parameters of the circuit through an introduction of a virtual time is also proposed. An area and timing overhead due to preserving the circuit structure and parameters of basic delay elements are evaluated by experiments.

Tento článek popisuje metodu, která umožňuje zachovat strukturu emulovaného obvodu s ohledem na cílovou technologii při emulaci poruch pomocí FPGA. Metodu lze použít pro libovolnou cílovou technologii a libovolné FPGA. Metoda umožňuje použít pro vkládání poruch jak metody založené na modifikaci obvodu, tak metody založené na částečné dynamické rekonfiguraci. Metoda dále umožňuje emulovat zpoždění v obvodu pomocí virtuálního času. Základní parametry metody byly vyhodnoceny pomocí několika experimentů.
Trvalý link: http://hdl.handle.net/11104/0152308